Ja, Altera® hat bei der Verwendung der M9K-Speicherblöcke von Cyclone® III EP3C25-Geräten in einer bestimmten Konfiguration für Designs, die mit der Quartus II Softwareversion 7.1 und früher kompiliert wurden, ein Leseproblem festgestellt. In diesem Fall können Speicherlesungen falsche Daten erzeugen. Auf Geräteebene tritt dieses Problem nur im True Dual-Port-Modus auf, mit zwei Takten (für Port A und Port B), mit zwei Takten aktiviert, wobei ein Takt das Signal aktiviert, das im Design mit VCC verbunden ist, und mit einer bestimmten Registerverpackung. Aufgrund der Optimierung der Speicherpaketierung in der Quartus® II Software können Speicherblöcke, die als unterstützter Speichermodus angezeigt werden, wie der Single-Port-Modus oder der ROM-Modus, tatsächlich den M9K-Speicherblock im True Dual-Port-Modus verwenden.
Dieses Problem wird durch falsches Routing der Clock Enable-Signale verursacht.
Sie können dieses Problem vermeiden, wenn Sie clock enables nicht für einen beliebigen Speicher in Ihrem Design verwenden. Wenn Sie beispielsweise den RAM MegaWistelligen® Plug-In-Manager verwenden, dürfen Sie nicht die Option "Create one clock enable for each clock signal" (Eine Taktfrequenz für jedes Taktsignal erstellen) für einen beliebigen Speicher im Design aktivieren.
Dieses Problem ist ab Version 7.1 SP1 der Quartus II Software behoben.
Für Quartus II Version 7.1 ist ein Patch verfügbar. Bitte verwenden Sie mySupport , um Patch 0.13 anzufordern.
