Aufgrund eines Problems in der Quartus® II Softwareversion 12.0 und neuer zeigen die Simulationsmodelle für die PLL_RECONFIG Intel FPGA IP das Verhalten bei Verwendung des mgmt_reset Signals nicht genau an. Wenn das mgmt_reset signal in der Simulation bestätigt wird, kann die PLL nicht auf die ursprünglichen Parametereinstellungen zurückgesetzt werden, die mit der FPGA Konfigurationsdatei festgelegt wurden.
Wenn Sie beispielsweise die PLL mit ungültigen Parametern neu konfigurieren, kann die PLL die Sperre verlieren. Sobald die Sperrbedingung verloren geht, akzeptiert der Rekonfigurationscontroller mgmt_write Befehle nicht. Das Statusregister zeigt einen "Busy"-Zustand an und das mgmt_waitrequest Signal wird bestätigt. Die einzige Möglichkeit, die PLL von dieser Bedingung wiederherzustellen, besteht darin, das mgmt_reset Signal zur Wiederherstellung der ursprünglichen PLL-Einstellungen geltend zu machen.
Die Fähigkeit des mgmt_reset Signals, die ursprünglichen PLL-Einstellungen wiederherzustellen, ist derzeit nicht in den Simulationsmodellen enthalten.
Dieses Problem wird ab der Intel® Quartus® Prime Pro oder Standard Edition Software Version 13.0 behoben.