Artikel-ID: 000078685 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.11.2017

Möglicherweise wenden Sie TimeQuest Deration fälschlicherweise auf Designs mit den set_timing_derate-Zuweisungen an, die auf Blöcke mit Mindestdauer- oder Pulsbreitenbeschränkungen abzielen.

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Wenn Sie für Arria® 10 und Cyclone® 10 Designs den set_timing_derate Befehl Tcl auf Blöcke mit Mindestzeit- oder Mindest-Pulsbreitenbeschränkungen anwenden, kann die Zeitableitung möglicherweise fälschlicherweise auf Ihr Design angewendet werden.

Dieses Problem betrifft die Quartus® Prime Standard Edition Software und die Quartus Prime Pro Edition Software.

Lösung

Führen Sie DieS-Q Timing Analyzer mit der force_dat Option aus:

  • Führen Sie quartus_sta -force_dat die Befehlszeile aus.
  • Führen Sie create_timing_netlist -force_dat die Datei von der Gui für Die zeitgesteuerte Q-Untersuchung aus.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs
เอฟพีจีเอ Intel® Cyclone® 10 GX
Intel® Cyclone® 10 FPGAs

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