Artikel-ID: 000078666 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.11.2017

Die Synchronisierung von aclr mit rdclk und wrclk führt zu einer Wiederherstellungs-Timing-Verletzung in der DCFIFO IP, die mit MLAB verbunden ist

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Wenn Ihr Design MLAB als RAM-Block-Typ verwendet und Sie den Schaltkreis hinzufügen wählen ACLR mit wr/rdclk Option in der Dual Clock FIFO (DCFIFO) IP synchronisieren Parameter Editor GUI, das domain-synchronisierte aclr Lese-Taktsignal stellt fälschlicherweise eine Verbindung zum Top-Level-Signal heraclr, anstatt Verbindung zum Signal des MLAB\.clr

Dieses Problem betrifft die Quartus® Prime Standard Edition Software und die Quartus Prime Pro Edition Software.

Lösung

Anstatt den Schaltkreis hinzufügen zu wählen, mit dem aclr synchronisiert werden soll wr/rdclk optioni n der DCFIFO IP Parameter Editor GUI, erstellen Sie Ihre eigene Reset-Synchronizer.

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