Artikel-ID: 000078606 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 12.01.2015

Fehler (10228): Verilog HDL-Fehler bei lvds_rx_lvds_rx.v(49): Modul "lvds_rx_accum" kann nicht mehr als einmal deklariert werden

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dieser Fehler kann in der Quartus® II-Softwareversion 13.1 und höher auftreten, wenn die ALTLVDS_RX IP mit externer Altera_PLL und aktivierter dynamischer Phasenausrichtung (DPA) mit mehr als zwei Kanälen in Arria®-V-Geräten implementiert wird.

    Lösung

    Um dieses Problem zu umgehen, führen Sie zunächst die Schritte zum Implementieren von ALTLVDS_RX und ALTLVDS_TX mit dem externen PLL-Modus aus, wie in den entsprechenden Lösungen beschrieben.

    Dann, nach dem Ausführen von Analyse und Synthese in der Quartus II-Software, kopieren Sie das lvds_rx_lvds_rx Modul aus dem Inhalt der Datei db/lvds_rx_lvds_rx.v in die lvds_rx.v-Datei.
    Dadurch wird das Modul lvds_rx_lvds_rx in die lvds_rx.v-Datei eingefügt.

    Stellen Sie sicher, dass alle Vorkommen von rx_dpaclock 8 Bit sind und alle Verbindungen von rx_dpaclock korrekt sind.

    Zum Beispiel
    .dpaclkin(rx_dpaclock),
    Statt:
    .dpaclkin({8{rx_dpaclock}}),

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 6 Produkte

    Arria® V FPGAs und SoC FPGAs
    เอฟพีจีเอ Arria® V GT
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA

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