Artikel-ID: 000078606 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 12.01.2015

Fehler (10228): Verilog HDL-Fehler bei lvds_rx_lvds_rx.v(49): Modul "lvds_rx_accum" kann nicht mehr als einmal erklärt werden

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dieser Fehler kann in den Quartus® II Softwareversionen 13.1 und neuer angezeigt werden, bei der Implementierung der ALTLVDS_RX IP mit externer Altera_PLL und Dynamic Phase Alignment (DPA), die mit mehr als 2 Kanälen auf Arria® V-Geräten aktiviert ist.

    Lösung

    Um dies zu umgehen, führen Sie zunächst die Schritte zur Implementierung von ALTLVDS_RX und ALTLVDS_TX mit dem externen PLL-Modus durch, wie in den zugehörigen Lösungen beschrieben.

    Kopieren Sie dann nach der Ausführung von Analyse und Synthese in der Quartus II Software das lvds_rx_lvds_rx Modul aus dem Inhalt der Datei db/lvds_rx_lvds_rx.v in die lvds_rx.v-Datei.
    Dadurch wird das Modul lvds_rx_lvds_rx in die lvds_rx.v-Datei hinzugefügt.

    Stellen Sie sicher, dass alle Vorkommen von rx_dpaclock 8 Bits sind und alle Verbindungen von rx_dpaclock korrekt sind, zum Beispiel
    .dpaclkin(rx_dpaclock),
    Statt:
    .dpaclkin({8{rx_dpaclock}}),

    Das Problem wird in einer zukünftigen Version der Quartus II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 6 Produkte

    เอฟพีจีเอ Arria® V GT
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Arria® V FPGAs und SoC FPGAs

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