Wenn eine externe Speicherschnittstelle mit UniPHY mit Verzögerungen bei der manuellen Platine implementiert wird, können die folgenden Warnungen im TimeQuest Timing Analyzer-Tool angezeigt werden.
Critical Warning: DDR Timing requirements not met
Warning: Write Leveling tDQSS (Slow 900mV 0C Model)
Warning: Write Leveling tDSS/tDSH (Slow 900mV 0C Model)Die Parameter tDQSS, tDSS und tDSH Timing sind mit Write-Leveling verbunden, was eine JEDEC-Anforderung für das Speichergerät ist (Beziehung zwischen DQS und CK bei jedem Gerät). Dieser Pfad ist außerhalb des FPGA und kann vom Tool TimeQuest Timing Analyzer nicht vollständig analysiert werden. Die Analyse wird durch Berechnungen im report_ddr-Skript basierend auf Verzögerungen beim Board-Schiefen durchgeführt.
Um dieses Problem zu beheben, überprüfen Sie bitte alle Skew-Einstellungen des Mainboards in der MegaWiobjectd- oder Qsys-GUI, um sicherzustellen, dass alle Parameter den Altera empfohlenen Layout-Richtlinien entsprechen.