Artikel-ID: 000078577 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 26.02.2016

Wie kann ich eine feinere Phasenschrittauflösung in der Altera_PLL IP erreichen, wenn die automatische berechnete Auflösung in Stratix V, Arria V und Cyclone V-Geräten nicht in Ordnung ist?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Bei Verwendung der Altera_PLL-IP mit Stratix® V-, Arria® V- und Cyclone® V-Geräten wählt die Quartus® Prime Software die VCO-Frequenz des PLL basierend auf der eingegebenen Eingangs- und Ausgabefrequenz durch Berechnung geeigneter M- und N-Zählerwerte (fvco=fis*M/N). Die VCO-Frequenz bestimmt daher die erzielbare Phasenschrittauflösung für die erzielbaren Phasenwechselwerte (Phasenschrittauflösung = VCO-Frequenz/8). Allerdings kann die Auflösung für Phasenschritte möglicherweise nicht so granular sein, wie vom Benutzer gewünscht.

Lösung Um eine feinere Auflösung zu erzielen, muss die VCO-Frequenz erhöht werden. Verwenden Sie dazu die Option "Physical Output Enable" in der Altera_PLL IP und geben Sie die M- und N-Zählerwerte manuell ein, um die gewünschte VCO-Frequenz zu erreichen, mit der Sie Ihre erforderlichen Ausgabefrequenzen sowie Ihre Phasenschrittauflösung erreichen können.

Eine alternative Methode wäre es, einen der Ausgabetakte als sehr hoch einzustellen und diese Ausgabe nicht angeschlossen zu lassen. Dies würde die VCO zu einer höheren Frequenz zwingt, was den Zugriff auf feinere Phasenwechselschritte ermöglicht.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 15 Produkte

เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Arria® V GZ
Arria® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Cyclone® V E
เอฟพีจีเอ Stratix® V E
Cyclone® V SE SoC-FPGA
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Stratix® V GT

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