Artikel-ID: 000078568 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.09.2013

Warum ist der DDR3-Controller für Schreib-zu-Lese- und Lese-Schreib-Schreib-Schreib-Prozesse länger als erwartet?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Für UniPHY-basierte DDR3-Speichercontroller werden die Durchlaufzeiten mit den folgenden Gleichungen berechnet:


Read-to-Write = "CAS Latency" – "CAS Write Latency" ('Burst length' / 2) 2'Read-to-Write OCT'

 

Write-to-Read = "CAS Write Latency" ('Burst length' / 2) tWTR 'Write-to-Read OCT'

 

Die Lese-zu-Schreib- und Schreib-zu-Lesen-OCT-Taktzeiten beziehen sich auf die Anzahl der zusätzlichen Taktzyklen, die benötigt werden, um die OCT-Beendigung von der Eingabe- zur Ausgabe-Beendigung und vice-of-the-last zu ändern. Den Wert jeder Speichertaktzeit in Speichertaktzyklen finden Sie in der Datei _c0.v.

 

Die Burst-Länge beträgt für DDR3 immer 8 (BL8).

Zugehörige Produkte

Dieser Artikel bezieht sich auf 15 Produkte

Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Stratix® V GX
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