RapidIO II IP Core – VHDL-Testbench-Kompilierung führt zu einem Fehler aufgrund von Fehlendem Parameter und Porttyp

Wenn Sie das Simulationsmodell VHDL generieren, gibt es Parameter und Port-Typ Nicht mit dem VHDL-Top-Level-Wrapper übereinstimmen. Testbench, der die generierten Top-Wrapper liefert Kompilierungsfehler.

Nicht mehr die folgenden Ports mit 1-Bit-Breite als std_logic anstelle von std_logic_vector im VHDL-Top-Level-Wrapper:

• csr_external_tm_mode_wr
• csr_external_mtu_wr
• external_illegal_transaction_decode_set
• external_io_error_response_set
• external_message_request_timeout_set
• external_slave_packet_response_timeout_set
• external_unsolicited_response_set
• external_unsupported_transaction_set
• external_illegal_transaction_target_error_set
• external_missing_data_streaming_context_set
• external_open_existing_data_streaming_context_set
• external_long_data_streaming_segment_set
• external_short_data_streaming_segment_set
• external_data_streaming_pdu_length_error_set
• external_capture_ftype_wr
• external_capture_ttype_wr
• external_letter_wr
• external_mbox_wr
• external_msgseg_wr
• external_xmbox_wr

Ändern Sie für Varianten der FPGA Gerätereihe der V-Reihe die folgenden Ports oben Level-generated-Wrapper, passend std_logic_vector(0 downto 0) zu dem jeweiligen SystemVerilog Vektor-Port, der im Modul definiert ist altera_rapidio2_top:

• pll_locked
• pll_powerdown

Für Parametertyp mismatch error können Sie den Parameter sicher entfernen SYS_CLK_FREQ im generierten Top-Wrapper. DER IP-Kern wird nicht weiter verarbeiten Sie diesen Parameter.