Timing-Einschränkungen im Synopsys Design Constraint(SDC)-Format können in VHDL- oder Verilog HDL-Designdateien eingebettet werden, wenn die Quartus® II Synthese verwendet wird.
Verwenden Sie das Schlüsselwort altera_attribute in Ihrer HDL-Datei und die SDC_STATEMENT Option, um eine Zeitbeschränkung anzuwenden. Pro VHDL-Entität oder Verilog HDL-Modul ist nur ein altera_attribute zulässig.
Um mehrere Beschränkungen anzuwenden, kombinieren Sie alle Optionen oder Zuweisungen in einer Zeile und trennen sie jeweils mit einem Seminen (;).
Nachfolgend finden Sie ein Beispiel für die Anwendung mehrerer Fehlpfad-Timing-Beschränkungen mit dem Schlüsselwort altera_attribute und der SDC_STATEMENT Option im Verilog-2001 HDL-Format. Für andere HDL-Sprachformate lesen Sie den Artikel Verwenden von altera_attribute zur Festlegung von Quartus II Logikoptionen im Quartus® II Integrated Synthesis (PDF)-Kapitel des Quartus® II Handbuchs.
(* altera_attribute = {"-name SDC_STATEMENT \"set_false_path -from [get_registers *sv_xcvr_pipe_native*] -to [get_registers *altpcie_rs_serdes|*]\";-name SDC_STATEMENT \"set_false_path to [get_registers *altpcie_rs_serdes|fifo_err_sync_r\[0\]]\";-name SDC_STATEMENT \"set_false_path -to [get_registers *altpcie_rs_serdes|busy_altgxb_reconfig*]\""} *)