Ja, Sie können weiterhin Boundary Scan-Tests durchführen und/oder den SignalTap® II Logikanalysator verwenden, um funktionelle Daten innerhalb der FPGA zu analysieren. Eine JTAG-Konfiguration ist jedoch nicht möglich, nachdem der Sicherheitsschlüssel in den Stratix® II FPGA programmiert wurde.
Wenn Sie den SignalTap II Logikanalysator verwenden, müssen Sie das Gerät zuerst mit einer verschlüsselten Konfigurationsdatei mit den Konfigurationsmodi Passive Serial (PS), Fast Passive Parallel (FPP) oder Active Serial (AS) konfigurieren. Das Design muss mindestens eine Instanz des SignalTap II Logikanalysators enthalten. Sobald das FPGA mit einer SignalTap II Logikanalysator-Instanz im Design konfiguriert ist, müssen Sie dann, wenn Sie das SignalTap II Logikanalysator-Fenster/GUI in der Quartus® II Software öffnen, einfach die Kette scannen und es ist bereit, Daten über JTAG zu erfassen.