Artikel-ID: 000078306 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.11.2014

Warum sehe ich Zeitbeschränkungsprobleme mit den tx_clkout und pipe_hclk Ausgabetakten in Arria 10 PIPE-Designs?

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung pipe_hclk Die tx_clkout PIPE-Designs in der Quartus® II Software Version 14.0 Arria® 10 Edition bieten fälschlicherweise Einschränkungen für die Ausgabe-Takte.
Lösung

Zur Behebung dieses Problems finden Sie in Ihren Synopsys Design Constraints (. SDC) Datei, führen Sie die folgenden Schritte durch:

  1. Schließen Sie die derive_pll_clock-Einschränkung in Ihre SDC-Datei ein.
  2. Verwenden Sie in einer Zeile unterhalb der derive_pll_clock-Beschränkung die remove_clock-Beschränkung, um sie zu entfernen tx_clkout und pipe_hclk.
  3. Erstellen Sie diese Taktfrequenzen an ihren Schnittstellen mit dem Befehl create_clock SDC erneut.

Dies soll in einer zukünftigen Version der Quartus II Software behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

Intel® Arria® 10 GT SoC-FPGA
เอฟพีจีเอ Intel® Arria® 10 GT
เอฟพีจีเอ Intel® Arria® 10 GX

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