Artikel-ID: 000078290 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.06.2014

Gibt es bekannte Probleme bei der Auswahl einer Input-CLK-Frequenz in der Low Latency PHY für einen Stratix® V GT FPGA-Kanal?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Ja, aufgrund eines Fehlers im Parametereditor für low latency PHY können Sie illegaleK-Frequenzen für Stratix® V GT-Geräte auswählen. GültigeK-Frequenzen basieren auf einem Datenratenteiler-Verhältnis von 16 oder 20 und sollten auch die F(max) des Geräts REFCLK-Pin berücksichtigen.

Beispielsweise würde eine 25-Gbit/s-Datenrate entweder zu einer 781,25 MHz oder 625 MHzCLK führen. Da der Finne (max.) desCLK-Pins 717 MHz beträgt, würde die einzige gültigeK-Frequenz 625 MHz betragen.

Lösung

Dieses Problem wurde in der Quartus® II Softwareversion 13.0 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

เอฟพีจีเอ Stratix® V GT
Stratix® V FPGAs

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