Beschreibung
Die UNIPHY-basierten Speicherschnittstellen-IP-Kerne werden sowohl mit der PHY als auch mit dem integrierten Controller geliefert. In den Quartus® II Design-Softwareversionen 10.0 SP1 und früheren Versionen gibt es keine MegaWikettd-Option, die UniPHY PHY standalone zur Verwendung mit einem benutzerdefinierten Controller zu instanziieren. Sie können den Altera High-Performance-Speichercontroller jedoch durch einen benutzerdefinierten Speichercontroller ersetzen, indem Sie das beschriebene Verfahren befolgen.
- Parameterisieren und generieren Sie Ihre Abweichungen der UniPHY-basierten Speichercontroller-IP.
- Dadurch wird eine HDL-Datei der obersten Ebene namens .v oder .vhd und ein Unterverzeichnis namens generiert.
- Das Erstklassige Modul instantt das _controller_phy Modul. Dieses Modul befindet sich im Verzeichnis / RTL und instantt wiederum die PHY und den Controller.
- Controller-Modul trägt den Namen: _alt_ddrx_controller
- Das PHY-Modul wird >_memphy_top
- Die generierten Pin- und Timing-Beschränkungsskripte erfordern die Beibehaltung der Designhierarchie.
- Öffnen Sie die Datei / rtl/_controller_phy.sv .
- Ersetzen Sie den <>_alt_ddrx_controller modul durch Ihr benutzerdefiniertes Controller-Modul.
- Löschen Sie die Ports des Altera High-Performance-Speichercontrollers und fügen Sie die erstklassigen Ports Ihres benutzerdefinierten Controllers hinzu.
- Aktualisieren Sie auf ähnliche Weise die Port-Namen im Top-Level-Modul in der datei .v oder .vhd .
- Kompilieren und simulieren Sie das Design, um die Funktionalität sicherzustellen.
- Beachten Sie, dass durch die Neugenerierung der UniPHY-Speicherschnittstellen-IP alle Änderungen an den HDL-Dateien gelöscht werden. Und die Parameter, die Sie im MegaWistelligen Speicher auswählen, werden im modul der obersten Ebene gespeichert. Daher müssen die oben genannten Schritte jedes Mal wiederholt werden, wenn die IP-Variation regeneriert wird.