Beschreibung
Aufgrund eines Problems in der Quartus® II Software ermöglichen Simulationsmodelle auf Gate-Ebene für Stratix® und Stratix GX-Geräte fälschlicherweise die Übertragung von Signalen über den ASDATA-Port interner Zellen zum Zielregister, selbst wenn das ASDATA-Signal durch ein inaktives SLOAD-Signal gated wird. Dies kann zu Timing-Verletzungen in Ihrer Gate-Level-Simulation führen.
Lösung
Um dieses Problem zu umgehen, fügen Sie Logik ein, um das Signal zu synchronisieren und die Timing-Verletzung zu vermeiden.
Dieses Problem wurde ab der Quartus II Softwareversion 12.0 behoben.
