Warum werden die xgmii_rx_dc[71:0] und xgmii_rx_clk Signale während der Simulation der 10GBASE-R PHY IP in Stratix® V GX-Geräten nicht mit rx_coreclkin synchronisiert, wenn die Quartus® II Software v12.0 verwendet wird?

Aufgrund eines Fehlers im 10GBASE-R PHY-Simulationsmodell der Quartus® II Software Version 12.0 werden die xgmii_rx_dc[71:0] und xgmii_rx_clk Signale nicht mit rx_coreclkin synchronisiert.

Um dieses Problem zu beheben, verwenden Sie die nicht verschlüsselten 10GBASE-R PHY-Simulationsmodelle mit der folgenden Methode:

1. Öffnen Sie die Datei altera_xcvr_10gbaser.sv System Verilog im Ordner <instance_name>_sim\altera_xcvr_10gbaser mit einem Texteditor.
2. Fügen Sie die im folgenden Beispiel kommentierte Zeile hinzu:
   sv_xcvr_10gbaser_nr #(
   .num_channels (num_channels ),
   .operation_mode (operation_mode),
   .sys_clk_in_mhz (mgmt_clk_in_mhz ),
   .ref_clk_freq (ref_clk_freq ),
   .rx_use_coreclk (rx_use_coreclk) – fügen Sie diese Zeile hinzu.
   .pll_type (pll_type),
   . RX_LATADJ (rx_latadj),
   . TX_LATADJ (tx_latadj))
3. Öffnen Sie die Datei msim_setup.tcl im Ordner <Instance_name>_sim\\mentor.
4. Kommentieren Sie alle Zeilen mit "Mentor" im Pfad.

Um das aktualisierte System Verilog Simulationsmodell in der Simulation gemischter Sprache verwenden zu können, benötigen Sie die ModelSim-Lizenz für gemischte Sprache.

Dieses Problem wurde in der Quartus II Software v12.0 behoben.