Artikel-ID: 000078242 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 26.06.2018

Warum hängt mein Stratix® 10 Gerät L-Tile oder H-Tile Transceiver PHY RTL simulation im Reset-Zustand?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • L-Tile H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die L-Tile- oder H-Tile-Transceiver-PHY RTL-Simulation Ihres Stratix® 10-Geräts kann im Reset-Zustand hängen bleiben, wenn Sie keinen POR-Impuls (Power On Reset) an das reconfig_reset Signal der Avalon Memory Mapped (AVMM) Rekonfigurationsschnittstelle angelegt haben.

    Lösung

    Um dieses Problem zu umgehen, können Sie zu Beginn der RTL-Simulation einen Impuls mit zwei reconfig_clk Zyklen an das reconfig_reset Signal anlegen.

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