Artikel-ID: 000078189 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.03.2021

Warum kann meine Transceiver RTL-Simulation beim internen seriellen Loopback mit Intel® Stratix 10 L/H-Tile, Arria® 10 und Cyclone® 10 GX-Geräten keine rx_is_lockedtodata behaupten?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ein undefiniertes "x"-Signal am Transceiver rx_serial_data Port kann dazu führen, dass das rx_is_lockedtodata Signal bei der RTL-Simulation von Intel Stratix 10 L/H-Tile, Arria 10 und Cyclone 10 GX-Geräten nicht geltend macht.

    Lösung

    Um rtl-Simulation des internen seriellen Loopback-Transceivers durchzuführen, stellen Sie sicher, dass ein definierter Zustand von "0" oder "1" auf dem Transceiver rx_serial_data Port in Ihrem Testbench angewendet wird. Dies verhindert, dass "x" in das Simulationsmodell einseht. Das "0" oder "1" vom rx_serial_data Port wird ignoriert, wenn der interne serielle Loopback-Switch des Transceivers aktiviert ist.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Cyclone® 10 FPGAs

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