Artikel-ID: 000078182 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2014

13.0 Quartus II NativeLink-Simulation schlägt bei Stratix V-Geräten fehl, wenn Generate Value Change Dump (VCD) ausgewählt ist

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    In der 13.0 Quartus® II Softwareversion, NativeLink-Simulation für Stratix® V-Geräte den Wertänderungsabbild (Value Change Dump, VCD) nicht zulässt, aber Diese Option kann im Fenster simulation > EDA-Tooleinstellungen ausgewählt werden. Wenn Sie "Generate Value Change Dump(VCD)-Dateiskript und Kompilierung" wählen Teststand, NativeLink generiert eine .do-Datei mit der Erweiterung _run_msim_gate_verilog.do. Diese Datei enthält _dump_all_vcd_nodes.tcl die führt dazu, dass die Simulation fehlschlägt. Es gibt keine Fehler- oder Warnmeldung um den Fehler zu melden.

    Lösung

    Dieses Problem wurde in der 13.0 Quartus® II Softwareversion behoben Service Pack 1.

    Um Ihr Design zu kompilieren, wählen Sie nicht Generate Value (Wert generieren) Speicherabbilddateiskript (VCD) ändern oder Datei entfernen _dump_all_vcd_nodes.tcl von _run_msim_gate_verilog.do.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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