Artikel-ID: 000078140 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.06.2014

Warum wird der pll_powerdown Port des Stratix-V-Geräts Transceiver Native PHY IP Core nicht entfernt, wenn ich die Option Externe TX PLL verwenden aktiviere?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Aufgrund eines Problems in der Quartus® II Software wird der pll_powerdown Port des Stratix-V-Geräts® Transceiver Native PHY IP Core nicht entfernt, wenn die Option "Externe TX PLL verwenden" aktiviert ist. Dieser pll_powerdown Port ist nicht mit einem Submodul verbunden, und Sie können ihn in Ihrem Design mit "0" verbinden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GX

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.