Artikel-ID: 000078129 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 04.03.2014

Warum sehe ich Fehler beim zufälligen Lesen mit dem DDR2 SDRAM Controller mit UniPHY/ DDR3 SDRAM Controller mit UniPHY oder LPDDR2 SDRAM Controller mit UniPHY?

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus II Softwareversion 13.0sp1 und früher kann die Ausgabe des DQS Logikblocks zu zufälligen Lesefehlern führen.

Die folgenden Konfigurationen können betroffen sein:

  • Arria® V: DDR3- und DDR3L-SDRAM-Designs mit weniger als 450 MHz
  • Arria V: Alle unterstützten Betriebsfrequenzen für DDR2/LPDDR2 SDRAM
  • Cyclone® V: Alle unterstützten Betriebsfrequenzen für DDR3/DDR3L/DDR2/LPDDR2 SDRAM
Lösung

Dieses Problem wurde mit der Quartus II Softwareversion 13.0sp1 dp5 und neuer behoben.

Weitere Artikel

Zugehörige Produkte

Dieser Artikel bezieht sich auf 12 Produkte

Arria® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
เอฟพีจีเอ Arria® V GX
Arria® V FPGAs und SoC FPGAs
เอฟพีจีเอ Arria® V GT
Cyclone® V FPGAs und SoC FPGAs
Cyclone® V SE SoC-FPGA
เอฟพีจีเอ Cyclone® V E
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Cyclone® V GX

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte es Widersprüche zwischen der englischsprachigen Version dieser Seite und der Übersetzung geben, gilt die englische Version. Englische Version dieser Seite anzeigen.