Beschreibung
Aufgrund einer Einschränkung der Quartus® II Synthese können Sie ein Verilog HDL-Modul nicht direkt in einer VHDL-Designdatei instanziieren, indem Sie es mit der Bibliothek beziehen. Beispielsweise können Sie ein Verilog HDL-Modul nicht mit dem folgenden Befehl instanzilogieren:
: entity .
Lösung
Um diese Einschränkung zu umgehen, erstellen Sie eine Komponentendeklaration für das Verilog HDL-Modul, bevor Sie sie instanziieren. Die Komponente kann in einem Paket oder im Architekturabschnitt des Designs erklärt werden.
Diese Einschränkung wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben.