Bei der Konfiguration des Intervall-Timers als Watchdog besteht ein Problem mit Qsys in den Quartus® II Softwareversionen 11.x. Das Chip-Select-Signal ist nicht angeschlossen. Dies wird in einer späteren Version der Quartus II Software behoben.
Bearbeiten Sie als Problemumgehung die Top-Level-Verilog-Datei, die Qsys generiert. Suchen Sie nach der Watchdog-Komponente. Verbinden Sie das ausgewählte Chip-Eingangssignal mit dem Intervall-Timer mit einem 1'b1.
timer_sys_timer_0 timer_0 (
.clk (clk_clk),
.reset_n (~rst_controller_reset_out_reset),reset_n
.address (timer_0_s1_agent_m0_address), 2. Adresse
.writedata (timer_0_s1_agent_m0_writedata), \ writedata
.readdata (timer_0_s1_agent_m0_readdata),
.chipselect (1'b1), 2,
.write_n (~timer_0_s1_agent_m0_write),write_n
.resetrequest (), 2.
.irq (timer_0_irq_irq) > irq
);