Beschreibung
Im Altera SoC Hard Processor System (HPS) kann der Rohstatus der physischen f2h_irq0 und f2h_irq1 Interrupt-Signale direkt aus den ICSPISRn-Registern des ARM® Generic Interrupt Controller (GIC) gelesen werden (ab ARM-Adresse 0xFFDE_DD04). Die Zuordnung erfolgt wie folgt:
- FPGA-zu-HPS-Irq-Bits 0 bis 23 (f2h_irq0[23:0]) können von 0xFFDE_DD08 Bits gelesen werden [31:8]
- FPGA-zu-HPS-Irq-Bits 24 bis 31 (f2h_irq0[31:24]) können von 0xFFDE_DD0C Bits gelesen werden [7:0]
- FPGA-zu-HPS-Irq-Bits 32 bis 55 (f2h_irq1[23:0]) können von 0xFFDE_DD0C Bits [31:8] gelesen werden
- FPGA-zu-HPS-Irq-Bits 56 bis 63 (f2h_irq1[31:24]) können von 0xFFDE_DD10 Bits [7:0] gelesen werden
Weitere Informationen zum generischen Interrupt-Controller (GIC), einschließlich Einstellung, Löschen und Maskieren von Interrupts, finden Sie im Interrupt-Controller-Kapitel des Cortex-A9 MPCoreTechnical Referenzhandbuchs, das auf der ARM Infocenter-Website verfügbar ist.
Diese Informationen werden voraussichtlich in einer zukünftigen Version des Cyclone V Gerätehandbuchs, Teil 3: Hard Processor System TRM, enthalten sein.
Lösung