Artikel-ID: 000078083 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.06.2012

PHY-Taktbaum, der nicht von optimalen PLL-Ausgabezählern angetrieben wird

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Dieses Problem betrifft DDR2 und DDR3, LPDDR2, QDR II und RLDRAM II Produkte.

    Externe Speicherschnittstellen, die auf Arria V-Geräte abzielen, deren PHY-Taktbaum wird nicht von Zählern 0-3 oder Zählern vom 14.-17. Mai angetrieben das Timing nicht erfüllt.

    Lösung

    Die Problemumgehung für dieses Problem besteht darin, eine QSF-Zuweisung zu verwenden, für beschränkt die PLL-Ausgabezähler wie folgt:

    Set_location_assignment –zu

    Folgen Sie und diese Schritte:

    1. Kompilieren Sie das Design in der Quartus II Software.
    2. Finden Sie die PLL mithilfe der Such- oder Netzliste Navigator-Tools im RTL Viewer.
    3. Öffnen Sie das Design im RTL Viewer.
    4. Klicken Sie mit der rechten Maustaste auf die erforderliche GENERIC_PLL Instanz. und wählen Sie im Menü Locate in Chip Planner die Option Locate (Suchen im Chipplaner).
    5. Der Chipplaner zeigt einen PLL-Ausgabeschalter an, wo er sich befindet allgemeine PLL-Instanz wird platziert. Wählen Sie den PLL-Ausgabezähler für Sehen Sie sich die Eigenschaften, Modi und Werte in einem Knoteneigenschaften-Fenster an .
    6. PLL output signal ist der Wert für das Volle name property, und der Wert für die Location Property ist der PLL Zählerposition für den derzeit verwendeten Zähler. Suchen Sie nach dem gewünschten PLL-Zählerstelle. Der PHY-Takt muss von Zählern 0-3 angetrieben werden oder 14-17, die immer die Top-Four- oder Bottom-Four-Zähler sind im Grundriss, je nach Ausrichtung des FFPLL. Nur einer von zwei Zählern kann jede Eingabe des PHY-Taktbaums vorantreiben:
    phy_clkbuf[0]: 0, 17 phy_clkbuf[1]: 2, 15 phy_clkbuf[2]: 1, 16 phy_clkbuf[3]: 3, 14

    Für optimale Leistung sollte der PHY-Takt von entweder Zähler 0-3 oder Zähler 14-17. Sie müssen möglicherweise die ausgewählte Elemente von FFPLL_* bis PLLOUTPUTCOUNTER_* Sehen Sie sich die PLL-Zählerstelle für jeden Zähler an.

    Das Folgende veranschaulicht eine QSF-Zuweisung zum Beispiel:

    set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk

    Dieses Problem wird in einer zukünftigen Version behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Arria® V FPGAs und SoC FPGAs

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