Problem 57356, Version 9.0
Der DPA PLL-Kalibrierungsabschnitt enthält separate Referenzen zu Arria® II GX und Arria II GZ-Geräten. Alle Informationen im Zusammenhang mit der DPA PLL-Kalibrierung gelten für beide Varianten der Arria II Gerätereihe. Die einzelnen Hinweise auf "Arria II GX"- und "Arria II GZ"-Geräte werden in einer zukünftigen Version des Dokuments einfach durch "Arria II"-Geräte ersetzt
Problem 388158, Version 8.0
Tabelle 2-2 hat einen Tippfehler in der Beschreibung für Register-Outputs. Der fettgedruckte Text "Source Multiply" sollte stattdessen "Source Multicycle" (Quellenmulticycle) enthalten.
Die Beschreibung für Register-Ausgänge ist unvollständig. Das Folgende beschreibt die Option Register Outputs:
Wenn diese Option aktiviert ist, werden die Ausgänge des Empfängers vom rx_outclock Signal im Nicht-DPA-Modus und im DPA-Modus registriert. Die Ausgänge des Empfängers werden vom rx_divfwdclk Signal im Soft-CDR-Modus registriert.
Deaktivieren Sie diese Option, wenn Sie die Empfängerausgänge nicht mit automatisch generierten Registern registrieren möchten. In diesem Modus müssen Sie die Empfänger-Ausgänge in Ihrer Designlogik registrieren. Für Stratix® II und Arria® GX-Geräte müssen Sie auch eine Source Multicycle-Zuweisung vom Empfänger zu den Ausgaberegistern mit einem Wert angeben, der dem Deserialisierungsfaktor entspricht. Für andere Familien werden diese Zuweisungen automatisch generiert.