Aufgrund eines bekannten Problems in der Quartus® II Software Version 14.1 funktioniert die Soft LVDS RX Intel® FPGA IP im externen PLL-Modus Intel® MAX® 10 Geräten möglicherweise nicht korrekt.
Der Grund dafür ist, dass die rx_syncclock - und rx_readclock Ports im Intel MAX 10 FPGA Soft-LVDS-Intel FPGA IP fehlen, was dazu führt, dass die rx_out parallelen Daten feststeckende Daten aufweisen.
Um dieses Problem zu umgehen, ändern Sie die Soft LVDS RX Intel FPGA IP in den internen PLL-Modus.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel Quartus-Software behoben werden.