Kritisches Problem
Wenn Sie den DisplayPort TX-Kern auf alle Konfigurationen konfigurieren, die die Pixel-Takt, um schneller als die TX-Link-Taktfrequenz zu laufen, um mindestens einen Faktor von 6, Das Bild wird möglicherweise nicht auf dem Monitor angezeigt.
Dieses Problem wird durch den periodischen Überlauf im DCFIFO verursacht, der die Videodaten von Pixel-Clock zu Link-Clock-Domain. Dieses Problem tritt beispielsweise auf. wenn Sie den TX-Kern auf 1 Pixel pro Takt und 4 Symbole pro Takt bei RBR konfigurieren (1,62 Gbit/s) mit 4 Lanes zur Übertragung 1856x1392@75 Hz bei 18 bpp. Insbesondere wenn der Pixel-Takt 288 MHz beträgt und der Link-Takt 40,5 MHz beträgt. Das DCFIFO wird überlauf und die Bildausgabe wird nicht angezeigt.
Um dieses Problem zu umgehen, ändern Sie die Pixel pro Takt, Symbole pro Takt, Link Rate- und Lane-Count-Konfigurationen, um das Verhältnis von Pixel-Takt zu TX-Link zu senken Uhr. Um beispielsweise 1856x1392@75Hz mit 18bpp zu übertragen, können Sie 1 Pixel pro Takt, 4 Symbole pro Takt, HBR (2,7 Gbit/s) mit 2 Lanes, so dass die Pixel-Taktfrequenz 288 MHz und TX Link-Takt beträgt 67,5 MHz.
Dieses Problem wurde in Version 16.0 des DisplayPort IP-Kerns behoben.