Beschreibung
Diese Fehlermeldung tritt auf, wenn Folgendes verwendet wird:
- Der Altera QDCONFIG- und QDCONFIG-SRAM-Controller mit UniPHY IP
- Schnittstelle zu einer QDFACING-Komponente mit einer Leselatenz von 2
Aufgrund der internen Struktur der IO-Elemente von Arria® II GX, Stratix® III- und Stratix IV-Geräte, die CQ- und CQn-Signalverbindungen müssen ausgetauscht werden, wenn eine Schnittstelle zu einer QDSMS-SRAM-Komponente mit einer Leselatenz von 2 besteht.
Schließen Sie die Leseuhren an:
- QDQA-SRAM-Komponente CQ-Pin -> FPGA CQn-Pin (im Pinplaner als Qbar gekennzeichnet)
- QDS-SRAM-Komponente CQn-Pin -> FPGA DQS-Pin (im Pinplaner mit S gekennzeichnet)
Verbinden Sie bei QDR II oder QDR II SRAM-Geräten mit 1,5 oder 2,5 Leselatenzzyklen CQ mit DQS-Pin (S im Quartus II Pin Planner) und CQn zu CQn-Pin (Qbar im Quartus II Pin Planner).