Artikel-ID: 000077964 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.04.2013

Warum sehe ich Fehler von meinem Simulationstool zu illegalen Namen beim Kompilieren von SystemVerilog-Ausgabe-Netlisten?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in den Quartus II Softwareversionen 11.0 und neuer können Ausgabe-Netlisten im SystemVerilog-Format illegale Namen mit zusätzlich eingefügten Weißen Leerzeichen enthalten.

    Beispielsweise kann einem von der Quartus II Software umbenennten Draht oder Netz ein zusätzlicher Weißraum hinzugefügt werden:

    "\ renamed_net_3~0_combout”
    Lösung

    Um dieses Problem zu beheben, führen Sie die folgenden Schritte durch:

    1. Klicken Sie im Menü Quartus II Assignments auf Einstellungen
    2. Erweitern Sie in der Kategorieliste die EDA-Tooleinstellungen und klicken Sie auf Simulation
    3. Aktivieren Sie die Option "Karte illegaler HDL-Zeichen" .

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