Kritisches Problem
Die ALTMULT_ADD-Megafunktion unterstützt das VHDL-Verhalten nicht Modelle mit der Stratix V Gerätereihe.
Verwenden Sie einen Co-Simulator und VHDL-Wrapper-Code, um einen Verilog zu generieren HDL-Simulationsmodell oder Simulation mit einem von ClearBox generierten Design.
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