Wenn Sie die Altlvds-Megafunktion mit der externen PLL-Option in Stratix® III, Stratix IV und Arria® II GX-Geräte verwenden, zeigen die von Altera bereitgestellten Designbeispiele die C0-, C1- und C2-Ausgabezähler, die im PLL verwendet werden. Die Quartus® II Software generiert automatisch die Ausgabezähler, um das korrekte Verbindungsschema zu implementieren. Dies sind die Ausgangszähler, die für die dedizierten SERDES verwendet werden:
Die Ausgabe von C0 (Zähler 0) ist der parallele Takt
Die C3 (Zähler 3) Ausgabe ist die Hochgeschwindigkeits-Serializer-Taktfrequenz
Die Ausgabe des C5 (Zählers 5) sollte mit dem Enable-Port verbunden sein
Weitere Informationen zur Verwendung der Altlvds-Megafunktion mit der externen PLL-Option in Stratix III Geräten finden Sie unter Einsatz von Altlvds mit der External PLL Option in Stratix III FPGAs
Weitere Informationen zur Verwendung der Altlvds-Megafunktion mit der externen PLL-Option in Stratix IV-Geräten finden Sie unter High Speed Differential I/O Interfaces With DPA in Stratix IV Devices (PDF). Das in diesem Dokument gezeigte Verfahren kann auch auf Arria II GX-Geräte angewendet werden.
