Kritisches Problem
Laut der 100G-Interlaken-MegaCore-Funktion
Benutzerhandbuch, Benutzerlogik sollte die tx_pll_locked
Eingabe vorantreiben
Signal an einen Arria 10 100G Interlaken IP-Kern mit dem logischen UND
pll_locked
der Ausgangssignale der Arria 10 TX
PLL IP-Kerne. Diese Informationen sind jedoch unvollständig. Die Eingabe
Signale an das logische UND sollten auch die Inversen von jedem enthalten
TX PLL-Signal pll_cal_busy
.
Zur Veranschaulichung im Falle einer einzigen externen TX PLL, siehe Abbildung 5-3, Arria 10 PLL zu Arria 10 100G Interlaken MegaCore Funktionsverbindungsdiagramm, in der "Migration von 100G Interlaken IP Kern von Stratix V bis Arria 10 Geräte" Kapitel der Arria 10 Migrationsleitfaden.
Dieses Problem hat keine Problemumgehung. Stellen Sie sicher, dass Sie die Arria verbinden 10 externe TX-PLLs auf Ihrem 100G Interlaken IP-Kern gemäß die Anweisungen in diesem Erratum.
Dieses Problem wurde in Version 14.1 der 100G behoben Benutzerhandbuch für die Interlaken MegaCore-Funktion.