Kritisches Problem
Beschreibung
Wenn Sie die Cadence Incisive Version verwenden 11.10.017 zur Simulation eines Stratix V-Designs, das einen Bruchteil umfasst Phase-Locked-Loop (PLL), und wenn ein allgemeiner VHDL-Parameter und ein lokaler Parameter haben den gleichen Namen, unabhängig von fall, nc-sim könnte fälschlicherweise übereinstimmen die beiden Parameter.
Beispielsweise stimmt NC-Sim mit einem allgemeinen Parameter namens pll_lock_fltr_test und einem Localparam namens PLL_LOCL_FLTR_TEST.
Lösung
Aktualisieren Sie auf Incisive Version 11.10.060 oder neuer.