Artikel-ID: 000077821 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.01.2015

Welche Richtlinien muss ich bei der Erfassung eines Schaltplans mit Altera FPGAs befolgen?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Bei der Erfassung eines Schaltplans mit Altera® FPGAs können Sie die Pin Connection Guidelines (PCGs) verwenden, um die Mainboard-Ebene des verwendeten Geräts zu verstehen. Derzeit sind PCGs für die folgenden Altera Geräte verfügbar: Stratix® IV, Stratix III, Stratix II GX (die auch für Stratix II Geräte ohne den Transceiver-Teil verwendet werden können), Cyclone® III, Arria® II GX und Arria GX.

Die PCGs sind auch ein nützliches Tool für Schemaprüfungen und Belegung von Bewertungen Ihres Designs.

Diese Richtlinien finden Sie auf der Literaturseite unter Pin Connection Guidelines. Ein Link zu den PCGs finden Sie auch auf der Seite Geräte-Belegungen für die unterstützten Gerätereihen.

Sie können auch PCGs für die Altera FPGAs finden, indem Sie nach "PCG" suchen.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 5 Produkte

Stratix® III FPGAs
Stratix® II FPGAs
เอฟพีจีเอ Stratix® II GX
Cyclone® III FPGAs
เอฟพีจีเอ Arria® GX

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