RapidIO II IP Core I/O Logical Layer Master Port deassert Schreib-Request-Signal nicht ab, nachdem waitrequest Signal deasserted (Warten-Anforderungssignal) entfernt wurde

Der I/O Logical Layer Master Port des RapidIO II IP-Kerns ist das master-Protokoll der Avalon-MM-Schnittstelle implementieren soll. Jedoch der IP-Kern dieses Protokoll nicht korrekt implementiert. Speziell das iom_rd_wr_write Ausgangssignal nicht erfüllt die Spezifikation, wenn die iom_rd_wr_waitrequest Eingabe Das Signal wird zum Zeitpunkt, den der IP-Kern anfänglich geltend macht, bereits bestätigt das iom_rd_wr_write Ausgangssignal. In diesem Fall ist die IP-Kern deassert dieses Signal auch nach dem iom_rd_wr_waitrequest Eingangssignal nicht wird nicht mehr hinzugefügt.

Gemäß den Avalon-MM-Protokollspezifikationen ist der Master Das Write Request Signal (iom_rd_wr_write) muss so lange gehalten werden, bis nachdem der Slave das iom_rd_wr_waitrequest Signal deassert hat, und dann die Schreibanforderung nach Abschluss des Schreibens deassert. Mit der aktuellen IP-Kernimplementierung hält der IP-Kern jedoch die Schreibanforderung wird auch nach Abschluss des Schreibens bestätigt. In diesem falls der IP-Kern das Schreibanforderungssignal niemals deassert (iom_rd_wr_write). In der Folge nimmt der Avalon-MM-Slave fälschlicherweise an, dass der DER IP-Kern macht zusätzliche, neue Schreibanfragen.

Weitere Informationen zur Avalon-MM-Spezifikation finden Sie unter zur Avalon Schnittstellenspezifikationen.

Dieses Problem hat keine Problemumgehung.

Dieses Problem wurde in Version 14.1 des RapidIO II IP-Kerns behoben.