Artikel-ID: 000077811 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 15.04.2014

Wie behebe ich die Timing-Verstöße des Kern-Setups, wenn ich zwei DDR3-Hard-Memory-Controller von der Oberkante zur Unterkante des FPGA-Geräts verklebe?

Umgebung

    Intel® Quartus® II Software
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Wenn Sie zwei DDR3-Hard-Memory-Controller (HMC) an der Ober- und Unterkante verbinden und pll_afi_half_clk als Taktgeber für den MPFE-Port verwenden, kann es zu Timing-Verstößen des Core Setups zwischen dem bonding_in_*- und dem bonding_out_*-Pfad kommen.

Obwohl der MPFE-Takt bis zur Hälfte der Taktfrequenz des Hard-Memory-Controllers laufen darf, hängt die maximale MPFE-Taktfrequenz von der Leistung der Core-Fabric ab. Der Pfad von bonding_out_* zu bonding_in_* wird durch die Core Fabric geleitet und ist zu lang, was zu einer Timing-Verletzung führt.

Lösung

Senken Sie die MPFE-Taktfrequenz, um einen Timing-Abschluss zu erreichen, und erhöhen Sie die Datenbreite des MPFE-Ports, um die gleiche Bandbreite auf der Speicherschnittstelle beizubehalten.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 13 Produkte

เอฟพีจีเอ Arria® V GT
Cyclone® V FPGAs und SoC FPGAs
เอฟพีจีเอ Cyclone® V E
Arria® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Arria® V GZ
เอฟพีจีเอ Arria® V GX
Arria® V FPGAs und SoC FPGAs
Cyclone® V SE SoC-FPGA

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