Artikel-ID: 000077798 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.06.2018

Was bedeutet die SerialLite II Deskew-Duldung in Tabelle 3-1 des SerialLite II IP Core Benutzerhandbuchs (PDF)?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der Max Deskew (Cycles) in Tabelle 3-1 des SerialLite II IP Core Benutzerhandbuchs (PDF) bedeutet die maximale Lane zur Lane-Schiefe, die der Transceiver akzeptieren kann.

Lösung

Beispiel: Wenn die Übertragungsgröße 4 ist, beträgt die vom Transceiver akzeptierte maximale Deskew-Zeit 2 tx_coreclock Taktzyklen. Wenn die Übertragungsgröße 1 ist, beträgt die vom Transceiver akzeptierte maximale Deskew-Zeit hingegen 14 tx_coreclock Taktzyklen.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 6 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs
Arria® V FPGAs und SoC FPGAs
เอฟพีจีเอ Arria® II GX
Cyclone® V FPGAs und SoC FPGAs
Stratix® V FPGAs
Stratix® IV FPGAs

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