Artikel-ID: 000077792 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.01.2016

Wenn Sie das Arria V GZ und Stratix V Hard IP für PCI Express in mehreren Paketen pro Zyklusmodus verwenden, warum werden die Signale rx_st_bardec2 und rx_st_bar2 nicht erstellt?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Aufgrund eines Problems bei der IP-Generierung werden diese Signale nicht automatisch exportiert, wenn die Option "Pakete aus dem Umrutschen" pro Zyklus markiert wird.
    Lösung

    Export der Signalerx_st_bardec2 In altpcie_sv_hip_ast_hwtcl.vzur Ausgabe der höchsten Stuferx_st_bar2 wenn Sie mehrere Pakete pro Zyklus verwenden, wie unten gezeigt:

    Ausgabe [7:0] rx_st_bar2,

    zuweisen rx_st_bar2 = rx_st_bardec2[7:0];

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    Stratix® V FPGAs
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS

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