Artikel-ID: 000077771 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum sehe ich Verletzungen des Wiederherstellungszeitablaufs innerhalb der Altera POS-PHY Level 4 MegaCore in meinem Design?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems mit der automatisch generierten Synopsys-Design-Constraints-Datei (.sdc) für die Altera® POS-PHY Level 4 (Receiver) MegaCore® können Verletzungen des Recovery-Timings auf Pfaden von "*dpa_align:dpa_align|dpa_reset" zu angezeigt werden "*altlvds_rx_component|*auto_generated|rx*bit_slip_reg".

Dies ist darauf zurückzuführen, dass die folgenden automatisch generierten .sdc-Zuweisungen ignoriert werden:

set_multicycle_path -setup -end -from "*dpa_align:dpa_align|dpa_reset" -to "*altlvds_rx_component|*auto_generated|rx[*]~bit_slip_reg" 2
set_multicycle_path -hold  -end -from "*dpa_align:dpa_align|dpa_reset" -to "*altlvds_rx_component|*auto_generated|rx[*]~bit_slip_reg" 1

Um dieses Problem zu beheben, können Sie die oben stehenden Zuweisungen (die in der automatisch generierten .sdc-Datei zu finden sind) durch die folgenden Zuweisungen ersetzen:

set_multicycle_path -setup -end -from [get_keepers {*dpa_align:dpa_align|dpa_reset}] -to [get_keepers {*altlvds_rx_component|*auto_generated|rx*~bit_slip_reg}] 2
set_multicycle_path -hold  -end -from [get_keepers {*dpa_align:dpa_align|dpa_reset}] -to [get_keepers {*altlvds_rx_component|*auto_generated|rx*~bit_slip_reg}] 1

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Altera Complete Design Suite behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 24 Produkte

Cyclone® FPGAs
เอฟพีจีเอ Cyclone® III LS
เอฟพีจีเอ Stratix® II GX
Stratix® III FPGAs
เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Stratix® IV GT
HardCopy™ IV E ASIC-Geräte
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Stratix® FPGAs
เอฟพีจีเอ Stratix® IV GX
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