Warum sehe ich ein nicht intuitives serielles Loopback-Verhalten, wenn ich das Quartus® Prime Software Transceiver Toolkit mit Stratix® 10 und Agilex™ 7 FPGA E-Tile Geräten verwende?

Bei der Verwendung des Quartus® Prime Software Transceiver Toolkit mit Stratix® 10 und Agilex™ 7 E-Tile-Geräten kann es zu einem nicht intuitiven seriellen Loopback-Verhalten kommen, wenn Sie keine RX-Anpassung ausgeführt haben.

Bei Verwendung von Stratix 10 und Agilex™ 7 FPGA E-Tile Transceivern ist die Ausführung von RX Adaptation zwingend erforderlich. Wenn Sie die RX-Anpassung nicht ausgeführt haben, treten möglicherweise die folgenden Verhaltensweisen auf:

• Das Toolkit zeigt eine 0-Bit-Fehlerrate (BER) an, unabhängig von internem oder externem seriellem Loopback
• 0 BER-Fehler werden angezeigt, wenn Sie internen und externen Loopback auf Ihrem System implementieren und den internen seriellen Loopback ein- und ausschalten, ohne den Datenverkehr anzuhalten

Um dieses Problem zu umgehen, müssen Sie RX Adaptation immer auf Ihren Stratix® 10- und Agilex™ 7 FPGA E-Tile-Transceivern ausführen. Ein Ablauf zur Initialisierung Ihrer E-Tile Transceiver im Intel Quartus Prime Software Transceiver Toolkit ist im folgenden Artikel dokumentiert:

https://www.intel.com/content/www/de/de/support/programmable/articles/000077764.html