Artikel-ID: 000077752 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.04.2015

Welcher Taktrand wird verwendet, um Active Serial (AS) Signale in der Serial Flash Loader (SFL) IP zu starten oder zu erfassen?

Umgebung

  • MicroBlaster™ passiver serieller Software-Treiber
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei der Programmierung eines Serial Configuration (EPCS) Geräts, eines EpcQ-Geräts (Quad Serial Configuration) oder eines seriellen EpcQ-L-Konfigurationsbausteins mit der Serial Flash Loader (SFL)-IP werden aktive serielle (AS)-Signale von/zur FPGA am folgenden Taktrand gestartet oder erfasst:

    • nCS und ASDO (DATA0) der FPGA werden am herabfallenden Rand von DCLK gestartet.
    • DATEN (DATA1) bis zum FPGA werden am ansteigenden Rand von DCLK erfasst.

    Die gesamten zeitlichen Abstimmungen für die AS-Konfiguration finden Sie im jeweiligen Gerätehandbuch oder Gerätedatenblatt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 32 Produkte

    เอฟพีจีเอ Stratix® V GT
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    Cyclone® III FPGAs
    เอฟพีจีเอ Stratix® II GX
    เอฟพีจีเอ Stratix® V GX
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    เอฟพีจีเอ Cyclone® V GX
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    เอฟพีจีเอ Stratix® V GS
    Stratix® II FPGAs
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