Artikel-ID: 000077740 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.07.2012

rx_use_coreclk Parameter wird nicht korrekt für 10GBASE-R PHY v12.0 Megafunktionen generiert, die auf die Stratix V Gerätereihe abzielen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    10GBASE-R PHY v12.0 Megafunktionen, die auf Stratix V-Geräte abzielen keine korrekten Parameter generieren rx_use_coreclk ; die generierte HDL-Datei übergibt den rx_use_coreclk Parameter nicht zur sv_xcvr_10gbaser_nr-Instanz.

    Lösung

    Aktualisieren Sie die generierte HDL-Datei, um den Parameter zu übergeben. Fora in System Verilog generierte Datei fügen Sie die Zeile hinzu, die in der Beispiel unten:

    sv_xcvr_10gbaser_nr #( .num_channels (num_channels ), .operation_mode (operation_mode ), .sys_clk_in_mhz (mgmt_clk_in_mhz ), .ref_clk_freq (ref_clk_freq ), .rx_use_coreclk (rx_use_coreclk ), //add this line .pll_type (pll_type ), .RX_LATADJ (rx_latadj), .TX_LATADJ (tx_latadj) )xv_xcvr_10gbaser_nr_inst(

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    Stratix® V FPGAs

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