Warum unterscheidet sich das Ausrichtungsverhalten meines altlvds_rx zwischen Simulation und Hardware?

Aufgrund von Ungenauigkeiten im LVDS SERDES Simulationsmodell kann die Anzahl der Impulse, die auf rx_channel_data_align angewendet werden, um die Ausrichtung von Datenworten zu erreichen, zwischen Simulation und tatsächlicher Hardware abweichen.

Weitere Einzelheiten finden Sie im Benutzerhandbuch für LVDS-SERDES-Sender-/Empfänger-IP-Kerne im Abschnitt "Wortgrenzen ausrichten".

Gehen Sie wie folgt vor, um dieses Problem zu umgehen:

1. Simulieren Sie Ihr Design mit einem bekannten Datenwort und finden Sie die Anzahl der Impulse, die auf rx_channel_data_align angewendet werden, um die Ausrichtung von Datenworten zu erreichen.  Verwenden Sie diese Nummer als Simulationswert für Ihre Datenwortausrichtungs-Zustandsmaschine.  Sie können dies in einem Verilog-#define oder in VHDL tun, einem generischen Mit einer if-generate-Anweisung.
2. Wenden Sie in Labortests ein bekanntes Datenwort an und wenden Sie Die-Gegen-Impulse auf rx_channel_data_align an, um die Ausrichtung von Datenworten zu finden.  Verwenden Sie die Anzahl der Impulse, die gefunden werden, um eine Datenwortausrichtung zu erreichen, als Synthesewert in Ihrer #define oder wenn -generate Anweisung.