Aufgrund eines Problems in der Quartus® II Softwareversion 12.0sp2 und neuer kann dieses Problem bei der Simulation auftreten, wenn Ihr Qsys-Design über einen NiosII- und SDRAM-Controller verfügt und der Reset-Vektor dem SRAM-Controller zugewiesen ist.
Dies wird durch das externe Simulationsmodell verursacht, "altera_sdram_partner_module.v", das von Qsys generiert wird, die Ausgabe liefert Lesedaten 1 Zyklus zurück, die früher als der CAS-Latenzparameter sind, Lesedaten für NiosII werden auch als "x" unbekannt.
Um dieses Problem zu beheben, verwenden Sie das Speichermodell, das vom Anbieter des Speichergeräts bereitgestellt wird, oder fügen Sie einen weiteren Zyklus zum Ausgabeport hinzu, um Daten wie unten zu lesen.
[altera_sdram_partner_module.v]Original
assign zs_dq = read_valid? read_temp: {32{1\'bz};;
Problemumgehung
Zuweisen zs_dq = read_valid_reg? read_temp_reg: {32{1\'bz}};
immer @(posedge clk) beginnen
read_temp_reg < = read_temp;
read_valid_reg <= read_valid;
Ende
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben.