Dieses Problem tritt auf, wenn ein PCIe-IP-Kern der 1. oder 2.® Generation mit dem ATX PLL in der Arria® V GZ oder Stratix® V Gerätereihe verwendet wird. Für ES-Geräte beträgt die gemeldete Coreclkout-Frequenz 1/4 die korrekte Frequenz. Für Produktionsgeräte beträgt die gemeldete Coreclkout-Frequenz 1/2 die korrekte Frequenz.
Dies kann in TimeQuest mit Report Clocks angezeigt werden. Sowohl coreclkout als auch observablecoreclkdiv haben die gleiche falsch gemeldete Frequenz wie oben angegeben.
Um dieses Problem zu beheben:
1. Kompilieren Sie das Design, um festzustellen, welche Frequenz TimeQuest meldet.
2. Fügen Sie die folgende SDC hinzu, um die \'coreclkout\' einzuschränken:
create_clock -period [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Wenn TimeQuest beispielsweise einen 16-nm-Taktzeitraum für ein Produktionsgerät meldet, lautet die SDC:
create_clock -Zeitraum 8,000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Es ist wichtig, die Option "-compatibility_mode" zu verwenden, um Innerhalb der DEZA Wildcards für get_pins zu verwenden.