Aufgrund eines Problems in der Quartus® II Softwareversion 13.1 wird bei der Implementierung eines JESD204B-Designs in der Arria® V-Reihe kritische Warnung (21196) während des Quartus II-Verarbeitungsprozesses generiert, was darauf hinweist, dass die PCS-Takte keine 0 PPM-Beziehung bezüglich des Link-Takts haben. Ein Beispiel für eine solche Warnung wird unten gezeigt:
Kritische Warnung (21196): Coreclk-Quelle von HSSI 8G RX PCS Atom
:inst_av_hssi_8g_rx_pcs|wys hat nicht die gleiche 0-PPM-Quelle in Bezug auf den internen Takt, da die CoreCLK-Eingabe des Empfängers nicht von Rx Clkout des eigenen Kanals angetrieben wird
Stellen Sie sicher, dass der JESD204B IP-Kern txlink_clk Und pll_ref_clk (Sender-Variante) oder tx_pll_ref_clk (Duplex-Variante) hat eine 0 PPM Taktverhältnis; Stellen Sie sicher, dass der JESD204B IP-Kern rxlink_clk Und pll_ref_clk (Empfänger-Variante) oder rx_pll_ref_clk (Duplex-Variante) hat eine 0 PPM Taktverhältnis. Eine solche Implementierung besteht darin, Link-Takt mit dem Kern PLL abzuleiten, wie in Abbildung 4-8 des JESD204B IP-Core Benutzerhandbuchs gezeigt.
Nachdem das JESD204B Subsystem-Design voll funktionsfähig ist, fügen Sie zur Vermeidung dieser kritischen Warnung die folgende .qsf-Zuweisung zu jeder Transceiver-Pin hinzu, um diese kritischen Warnungen zu beseitigen:
set_instance_assignment -name GXB_0PPM_CORECLK ON -to
Beispiel: set_instance_assignment -name GXB_0PPM_CORECLK ON zu rx_serial_data[0]