Beschreibung
Es wird nicht empfohlen, die Komponenten zwischen dem refclk PCIe® Hard IP-Kern und dem externen Speicherschnittstellen-IP-Kern, der alle UniPHY- und ALTMEMPHY-basierten Controller umfasst, zu teilen. Die PCIe-Schnittstelle und die externe Speicherschnittstelle benötigen ihr PLL refclk direkt von verschiedenen dedizierten Takteingangsstiften.
Damit der Speichercontroller den gleichen Takt wie der PCIe Hard IP-Kern verwenden kann, müsste er das coreclkout Signal des PCIe Hard IP-Kerns an den Entclk-Input des Speicher-IP-Kerns kaskadieren. Dies wird nicht empfohlen, da die zusätzlichen Schwankungen, die durch die globale Clock-Routing-Ressource verursacht werden, die Leistung der externen Speicherschnittstelle beeinflussen.