Beschreibung
Die "Second Address Chained" Bits in den Empfänger- und Senderbeschreibungen sind RDES[14] bzw. TDES1[20].
Der DMA-Controller-Abschnitt des Cyclone® V/Arria® V Hard Processor System – Technisches Referenzhandbuch Version 15.1 und früher fälschlicherweise RDES[24] und TDES1[24] angegeben.
Lösung
Dieses Problem wird in zukünftiger Version des technischen Referenzhandbuchs für Cyclone® V/Arria® V Hard Processor System behoben.