Artikel-ID: 000077440 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 19.07.2017

Timing-Verletzung in ls_clk[0] Taktdomäne von HDMI RX Core IP

Umgebung

    Intel® Quartus® Prime Pro Edition
    HDMI*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

HDMI RX Core IP kann auf eine Timing-Verletzung stoßen, wenn ls_clk[2:0] von 3 separaten Taktquellen anstelle einer einzelnen Taktquelle getaktet wird. Dies ist auf den unsachgemäßen Umgang mit der Clock-Domain-Kreuzung eines einzelnen TMDS-Datenpfads zur ls_clk[0] Taktdomäne in HDMI RX Core IP zurückzuführen.

Lösung

Fahren Sie alle 3 ls_clk[2:0] von der gleichen Taktquelle und führen Sie eine Datensynchronisierung mit derselben Einzel-Taktquelle durch, bevor Sie eine Verbindung zu HDMI RX Core IP herstellen.

Der Benutzer kann sich auch auf Arria® 10-HDMI-Designbeispiel mr_hdmi_rx_core_top.v Designdatei beziehen, um die Verbindung zu demonstrieren. Beispieldesign kann von HDMI-Kern-IP generiert werden.

Dieses Problem wurde in Quartus® Prime Version 17.0 Update 1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

Cyclone® V FPGAs und SoC FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs
Arria® V FPGAs und SoC FPGAs

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